RAM 8.0 BUX II Series Guia do Utilizador Página 30
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Avaliado. / 5. Com base em avaliações de clientes
30 www.xilinx.com 7 Series FPGAs Memory Resources
UG473 (v1.11) November 12, 2014
Chapter 1: Block RAM Resources
Inverting Control Pins
For each port, the eight control pins (CLK, EN, RSTREG, and RSTRAM) each have an
individual inversion option. EN, RSTREG, and RSTRAM control signals can be configured
as active-High or -Low, and the clock can be active on a rising or falling edge (active-High
on rising edge by default), without requiring other logic resources.
GSR
The global set/reset (GSR) signal of a 7 series device is an asynchronous global signal that
is active at the end of device configuration. The GSR can also restore the initial
7 series device state at any time. The GSR signal initializes the output latches to the INIT
(simple dual port), or to the INIT_A and INIT_B value (true dual port). See Block RAM
Attributes. A GSR signal has no impact on internal memory contents. Because it is a global
signal, the GSR has no input pin at the functional level (block RAM primitive). While GSR
is asserted, a write operation is not always successful.
Unused Inputs
Unused data inputs should be connected Low. Unused address inputs should be
connected High.
Block RAM Address Mapping
Each port accesses the same set of 18,432 or 36,864 memory cells using an addressing
scheme dependent on whether it is a RAMB18E1 or RAMB36E1. The physical RAM
locations addressed for a particular width are determined using these formulae (of interest
only when the two ports use different aspect ratios):
END=((ADDR+1)
× Width) -1
START = ADDR
× Width
Table 1-14 shows low-order address mapping for each port width.
Table 1-14: Port Address Mapping
Port
Width
Parity
Locations
Data Locations
1 N.A. 313029282726252423222120191817161514131211109876543210
2 1514131211109876543210
4 76543210
8 + 1 321 0 3 2 1 0
16 + 2 1 0 1 0
32 + 4 0 0
- 7 Series FPGAs 1
- Memory Resources 1
- Revision History 2
- RCCK_RST 3
- RCKC_RST 3
- RREC_RST 3
- RREM_RST 3
- Table of Contents 5
- About This Guide 9
- Additional Support Resources 10
- Block RAM Resources 11
- Block RAM Introduction 13
- UG473_c1_01_052610 15
- Read Operation 16
- Write Operation 16
- Write Modes 16
- NO_CHANGE Mode 17
- Conflict Avoidance 18
- Optional Output Registers 19
- Simple Dual-Port Block RAM 20
- Cascadable Block RAM 21
- Byte-Wide Write Enable 21
- RAMB36E1 TDP mode 36 4 22
- RAMB36E1 SDP mode 72 8 22
- RAMB18E1 TDP mode 18 2 22
- RAMB18E1 SDP mode 36 4 22
- Block RAM Library Primitives 23
- Block RAM Port Signals 26
- Set/Reset 27
- Cascade In 29
- Block RAM Address Mapping 30
- Block RAM Attributes 31
- Read Width - READ_WIDTH_[A 33
- Avoidance, page 18 34
- Considerations 35
- Block RAM Applications 37
- Block RAM 38
- Register 38
- Block RAM Timing Model 39
- RCCK_REGCE 40
- RCKC_REGCE 40
- RCKO_DO_REG 40
- Clock Event 1 41
- Clock Event 2 41
- Clock Event 4 41
- Stacked Silicon Interconnect 43
- Built-in FIFO Support 45
- Synchronous FIFO 46
- FIFO Primitives 48
- UG473_c2_04_052610 49
- Standard Mode 51
- UG473_c2_05_052610 51
- Empty Flag 52
- Almost Empty Flag 52
- Read Error Flag 52
- Full Flag 53
- Write Error Flag 53
- Almost Full Flag 53
- FIFO Timing Characteristics 58
- EMPTY Signal 59
- RCCK_WREN 60
- RCKO_AFULL 60
- RCKO_FULL 60
- RCKO_WRERR 61
- RCCK_RDEN 61
- FIFO Applications 64
- UG473_c2_11_052610 65
- 512 x 144 FIFO 66
- UG473_c2_12_052610 66
- UG473_c2_13_052610 67
- Built-in Error Correction 69
- ECC Modes 70
- UG473_c3_01_052610 71
- RAMB36E1 72
- UG473_c3_03_052610 73
- FIFO36E1 73
- ECC Modes of Operation 76
- UG473_c3_06_100610 78
- UG473_c3_07_070110 78
- Standard ECC 79
- Standard ECC Write 80
- Standard ECC Read 80
- Set by Attributes 80
- ECC Encode-Only Write 80
- ECC Encode-Only Read 81
- DO_REG = 0 82
- DO_REG = 1 82
- Encode-Only ECC Write Timing 83
- Encode-Only ECC Read Timing 83
- Decode-Only ECC Write Timing 83
- Decode-Only ECC Read Timing 83
- RCKO_PARITY_ECC 85
- RCKO_SBIT_ECC 85
- RCKO_SBIT_ECC_REG 85
- RCKO_DBIT_ECC 85
- RCKO_DBIT_ECC_REG 85
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