RAM 8.0 BUX II Series Guia do Utilizador Página 73
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7 Series FPGAs Memory Resources www.xilinx.com 73
UG473 (v1.11) November 12, 2014
Block RAM and FIFO ECC Port Descriptions
Figure 3-3 shows the FIFO36E1 ECC primitive. The FIFO36_72 mode only supports
standard ECC mode and does not support the RDADDRECC output.
Block RAM and FIFO ECC Port Descriptions
Table 3-1 lists and describes the block RAM ECC I/O port names.
X-Ref Target - Figure 3-3
Figure 3-3: FIFO36_72 Mode: FIFO ECC
SBITERR
DI[63:0]
RST
WRCLK
DIP[7:0]
ECCPARITY[7:0]
DBITERR
DO[63:0]
DOP[7:0]
WREN
RDEN
RDCLK
INJECTSBITERR
INJECTDBITERR
UG473_c3_03_052610
FIFO36E1
EMPTY
FULL
ALMOSTEMPTY
ALMOSTFULL
RDERR
WRERR
RDCOUNT[8:0]
WRCOUNT[8:0]
Table 3-1: RAMB36E1 Port Names and Descriptions Including ECC Ports
Port Name Signal Description
DIADI[31:0] Port A data inputs addressed by ADDRBWRADDR in ECC mode. See Table 1-13 for SDP
mode port name mapping.
DIPADIP[3:0] Port A data parity inputs addressed by ADDRBWRADDR in ECC mode. See Table 1-13 for
SDP mode port name mapping.
DIBDI[31:0] Port B data inputs addressed by ADDRBWRADDR. See Table 1-13 for SDP mode port name
mapping.
DIPBDIP[3:0] Port B data parity inputs addressed by ADDRBWRADDR. See Table 1-13 for SDP mode port
name mapping.
ADDRARDADDR [15:0] Port A address input bus. In RAM_MODE = SDP, this is the RDADDR bus. In ECC mode
only bits [14:6] are used.
ADDRBWRADDR[15:0] Port B address input bus. In RAM_MODE = SDP, this is the WRADDR bus. In ECC mode
only bits [14:6] are used.
WEA[3:0] Port A byte-wide Write enable. Not used in RAM_MODE = SDP. In ECC mode, connect WEA
to GND.
WEBWE[7:0] Port B byte-wide Write enable (WEBWE [3:0]). In RAM_MODE = SDP, this is the byte-wide
Write enable. In ECC mode, connect this port to a logic High.
ENARDEN Port A enable. In RAM_MODE = SDP or ECC, this is the RDEN.
ENBWREN Port B enable. In RAM_MODE = SDP or ECC, this is the WREN.
RSTREGARSTREG Synchronous output register set/reset as initialized by SRVAL_A (DO_REG = 1).
RSTREG_PRIORITY_A determines the priority over REGCE. In RAM_MODE = SDP, this is
the RSTREG. In ECC mode, connect RSTREGARSTREG to GND.
- 7 Series FPGAs 1
- Memory Resources 1
- Revision History 2
- RCCK_RST 3
- RCKC_RST 3
- RREC_RST 3
- RREM_RST 3
- Table of Contents 5
- About This Guide 9
- Additional Support Resources 10
- Block RAM Resources 11
- Block RAM Introduction 13
- UG473_c1_01_052610 15
- Read Operation 16
- Write Operation 16
- Write Modes 16
- NO_CHANGE Mode 17
- Conflict Avoidance 18
- Optional Output Registers 19
- Simple Dual-Port Block RAM 20
- Cascadable Block RAM 21
- Byte-Wide Write Enable 21
- RAMB36E1 TDP mode 36 4 22
- RAMB36E1 SDP mode 72 8 22
- RAMB18E1 TDP mode 18 2 22
- RAMB18E1 SDP mode 36 4 22
- Block RAM Library Primitives 23
- Block RAM Port Signals 26
- Set/Reset 27
- Cascade In 29
- Block RAM Address Mapping 30
- Block RAM Attributes 31
- Read Width - READ_WIDTH_[A 33
- Avoidance, page 18 34
- Considerations 35
- Block RAM Applications 37
- Block RAM 38
- Register 38
- Block RAM Timing Model 39
- RCCK_REGCE 40
- RCKC_REGCE 40
- RCKO_DO_REG 40
- Clock Event 1 41
- Clock Event 2 41
- Clock Event 4 41
- Stacked Silicon Interconnect 43
- Built-in FIFO Support 45
- Synchronous FIFO 46
- FIFO Primitives 48
- UG473_c2_04_052610 49
- Standard Mode 51
- UG473_c2_05_052610 51
- Empty Flag 52
- Almost Empty Flag 52
- Read Error Flag 52
- Full Flag 53
- Write Error Flag 53
- Almost Full Flag 53
- FIFO Timing Characteristics 58
- EMPTY Signal 59
- RCCK_WREN 60
- RCKO_AFULL 60
- RCKO_FULL 60
- RCKO_WRERR 61
- RCCK_RDEN 61
- FIFO Applications 64
- UG473_c2_11_052610 65
- 512 x 144 FIFO 66
- UG473_c2_12_052610 66
- UG473_c2_13_052610 67
- Built-in Error Correction 69
- ECC Modes 70
- UG473_c3_01_052610 71
- RAMB36E1 72
- UG473_c3_03_052610 73
- FIFO36E1 73
- ECC Modes of Operation 76
- UG473_c3_06_100610 78
- UG473_c3_07_070110 78
- Standard ECC 79
- Standard ECC Write 80
- Standard ECC Read 80
- Set by Attributes 80
- ECC Encode-Only Write 80
- ECC Encode-Only Read 81
- DO_REG = 0 82
- DO_REG = 1 82
- Encode-Only ECC Write Timing 83
- Encode-Only ECC Read Timing 83
- Decode-Only ECC Write Timing 83
- Decode-Only ECC Read Timing 83
- RCKO_PARITY_ECC 85
- RCKO_SBIT_ECC 85
- RCKO_SBIT_ECC_REG 85
- RCKO_DBIT_ECC 85
- RCKO_DBIT_ECC_REG 85
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