RAM 8.0 BUX II Series Guia do Utilizador Página 40
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40 www.xilinx.com 7 Series FPGAs Memory Resources
UG473 (v1.11) November 12, 2014
Chapter 1: Block RAM Resources
Block RAM Timing Characteristics
The timing diagram in Figure 1-15 describes a single-port block RAM in write-first mode
without the optional output register. The timing for read-first and no-change modes are
similar. For timing using the optional output register, an additional clock latency appears
at the DO pin. These waveforms correspond to latch mode when the optional output
pipeline register is not used.
At time 0, the block RAM is disabled; EN (enable) is Low.
T
RCCK_REGCE
Optional Output
Register Enable
REGCE
Time before the CLK that the register enable signal must be stable at
the REGCE input of the block RAM.
T
RCKC_REGCE
Time after the clock that the register enable signal must be stable at
the REGCE input of the block RAM.
Clock to Out Delays
T
RCKO_DO
(latch mode)
Clock to Output
CLK to
DO
Time after the clock that the output data is stable at the DO outputs
of the block RAM (without output register).
T
RCKO_DO_REG
(register mode)
Clock to Output
CLK to
DO
Time after the clock that the output data is stable at the DO outputs
of the block RAM (with output register).
Notes:
1. While EN is active, ADDR inputs must be stable during the entire setup/hold time window, even if WE is inactive. Violating this
requirement can result in block RAM data corruption. If ADDR timing could violate the specified requirements, EN must be
inactive (disabled).
Table 1-18: Block RAM Timing Parameters (Cont’d)
Parameter Function
Control
Signal
Description
X-Ref Target - Figure 1-15
Figure 1-15: Block RAM Timing Diagram
ADDR
DI
DO
EN
RST
WE
CLK
00
DDDD
T
RCCK_ADDR
T
RDCK_DI
T
RCKO_DO
MEM (00)
T
RCCK_EN
T
RCCK_WE
Disabled DisabledRead Write ReadReset
Note 1: Write Mode = WRITE_FIRST
Note 2: SRVAL = 0101
0F
7E
8F 20
CCCC BBBB AAAA 0000
CCCC
(1)
MEM (7E) 0101
(2)
UG473_c1_15_052610
123 54
T
RCCK_RST
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- RCCK_RST 3
- RCKC_RST 3
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- Block RAM Introduction 13
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- Write Operation 16
- Write Modes 16
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- Byte-Wide Write Enable 21
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- RAMB18E1 SDP mode 36 4 22
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- Register 38
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- RCKC_REGCE 40
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- Clock Event 2 41
- Clock Event 4 41
- Stacked Silicon Interconnect 43
- Built-in FIFO Support 45
- Synchronous FIFO 46
- FIFO Primitives 48
- UG473_c2_04_052610 49
- Standard Mode 51
- UG473_c2_05_052610 51
- Empty Flag 52
- Almost Empty Flag 52
- Read Error Flag 52
- Full Flag 53
- Write Error Flag 53
- Almost Full Flag 53
- FIFO Timing Characteristics 58
- EMPTY Signal 59
- RCCK_WREN 60
- RCKO_AFULL 60
- RCKO_FULL 60
- RCKO_WRERR 61
- RCCK_RDEN 61
- FIFO Applications 64
- UG473_c2_11_052610 65
- 512 x 144 FIFO 66
- UG473_c2_12_052610 66
- UG473_c2_13_052610 67
- Built-in Error Correction 69
- ECC Modes 70
- UG473_c3_01_052610 71
- RAMB36E1 72
- UG473_c3_03_052610 73
- FIFO36E1 73
- ECC Modes of Operation 76
- UG473_c3_06_100610 78
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- Standard ECC 79
- Standard ECC Write 80
- Standard ECC Read 80
- Set by Attributes 80
- ECC Encode-Only Write 80
- ECC Encode-Only Read 81
- DO_REG = 0 82
- DO_REG = 1 82
- Encode-Only ECC Write Timing 83
- Encode-Only ECC Read Timing 83
- Decode-Only ECC Write Timing 83
- Decode-Only ECC Read Timing 83
- RCKO_PARITY_ECC 85
- RCKO_SBIT_ECC 85
- RCKO_SBIT_ECC_REG 85
- RCKO_DBIT_ECC 85
- RCKO_DBIT_ECC_REG 85
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